Q. 반도체 문턱전압 산포 관련 질문 드립니다.

답변 4

• P

  PRO액티브현대트랜시스

  코전무 ∙ 채택률 100%

  ---

  채택된 답변

  안녕하세요 멘티님~~ edge bead로 가장자리 막 두께가 증가해 Vth가 커진다는 해석은 타당합니다. 2×2 cm 소형 기판에서도 충분히 발생합니다. 다만 0.4V 차이는 두께만으로 보기엔 커서, 용매 증발 차이에 따른 막 밀도·계면 트랩, 열처리 온도 구배 등 복합 요인을 함께 고려하는 것이 더 합리적입니다.

  ---
• 흰

  흰수염치킨삼성전자

  코전무 ∙ 채택률 58% ∙

  회사

  일치

  ---

  채택된 답변

  안녕하세요. 멘토 흰수염치킨입니다. 1)네 그럴듯하네요 2)생길 수 있죠 ㅎㅎ 3)검증 절차가 있긴해야겠지만 가설로는 쓸 수 있을거 같네요 도움이 되었으면 좋겠네요. ^_^

  ---
• 멘

  멘토 지니KT

  코상무 ∙ 채택률 63%

  ---

  채택된 답변

  ● 채택 부탁드립니다 ● 분석 방향은 충분히 타당합니다. spin coating에서는 edge bead로 가장자리 두께 증가가 흔하고 이는 EOT 증가로 이어져 문턱전압 상승 원인이 될 수 있습니다. 다만 0.4V 차이는 두께뿐 아니라 계면 trap, sol gel 균일도, 잔류 용매, annealing 편차 영향도 함께 봐야 합니다. 2cm 소형 웨이퍼에서도 edge 효과는 존재하지만 장비 조건에 따라 영향이 더 크게 나타날 수 있습니다. 두께 맵핑 ellipsometry와 C V 측정으로 상관관계 확인해보시면 설득력 더 올라갑니다.

  ---
• 메

  메에모리삼성전자

  코상무 ∙ 채택률 49% ∙

  회사

  일치

  ---

  네 그 정도면 충분히 타당한 분석인 것 같습니다

  ---